如果有什么问题，就跟贴提问，或许我能帮助你

我想问一个时钟问题

我在port里定义了一个clk信号

在锁定引脚时接到了fpga的clock0

为什么综合时老有warning，说这个信号没被定义成时钟．

后来看帮助，在seting里设置了一下（我也不大明白这里设置的具体作用），就没出现警告了．

不知道是什么原因．

另外还想请教一下，如果我要一个全局时钟，是不是在代码中把所有信号都连到专用时钟引脚就可以了．

谢谢

先说明一下 本人是从事ASIC的 ，对于FPGA的具体使用，不是太明白，因为那时FPGA工程师的事情。

所以，帮不了你，如果你在Cadence  synopsys 等软件方面的问题吧 或许我能知道。实在抱歉。

能否介绍下EDA软件？学校里面能接触到的也就是教科书上的介绍的一些软件。

关于业界中的软件，其实在网上都能下到，我收集了很多，也有license, 过些时间我可能还得去学校去弄我的档案的问题。

到时候，帮杨老师把这些都安上，我做了虚拟机（linux平台的）软件都已经安装好